Arquitectura genérica de una red en chip de enrutamiento unidireccional en FPGA

Resumen

El constante aumento de los componentes que contiene un sistema on-chip ha incrementado la complejidad de comunicación entre los elementos de procesamiento (EPs) del sistema. Un recurso utilizado para disminuir la complejidad es el diseño de enrutamiento de conexiones (cableado), el cual ha sido suficiente para interconectar algunos EPs, dicho diseño se conoce como redes en chip o por sus siglas en inglés NoC (Network on Chip), de manera alternativa, enrutar paquetes permite una mayor escalabilidad de las redes, tener una latencia aceptable y una utilización moderada de área. Sin embargo, las redes en chip (NoC) suelen ser implementadas en tecnologías rígidas y deterministas como los ASIC (Circuito Integrado de Aplicación Específica), limitando la flexibilidad, arquitectura y modularidad que ofrece una NoC de enrutamiento de paquetes. Este trabajo propone una arquitectura de una red en chip de switcheo o enrutamiento unidireccional utilizando un router genérico para topología de mariposa, de enrutamiento de paquetes, implementado en una FPGA de la familia Xilinx. Donde el diseño permite enviar paquetes desde 16 puntos de origen, hacia 16 puntos de destino, así como la flexibilidad de enviar paquetes de diferentes tamaños, divididos en
flits. Este diseño tiene como resultado una arquitectura compacta, permitiendo dejar el mayor espacio posible para los EPs.

Palabra(s) Clave(s): arquitectura de router, control de flujo, FPGA, NoC, redes en chip.