EFECTOS PARÁSITOS EN INTERCONEXIONES DE CIs, Y SUS CONSIDERACIONES DE DISEÑO A NIVEL LAYOUT (PARASITIC EFFECTS IN IC INTERCONNECTIONS, AND DESIGN CONSIDERATIONS AT THE LAYOUT LEVEL)
Resumen
En este trabajo se presenta el impacto no deseado de los efectos parásitos causados por la resistencia laminar de diversos materiales y las capacitancias parásitas debido a las interconexiones de sistemas electrónicos implementados en tecnologías de circuitos integrados. En la práctica, dado que no es suficiente atender las reglas de diseño, se muestran las consideraciones y los compromisos existentes cuando se interconectan transistores y/o circuitos con líneas de metal y/o de polisilicio. Como aplicación práctica, se presenta el diseño de un comparador de voltaje usando las facilidades de una tecnología NMOS, 5 µm, 8.0 V, conveniente por su análisis en DC. Los resultados de simulación obtenidos con LTspice exhiben el impacto de los efectos no deseados debido a las interconexiones. Dado que degradan el desempeño del comparador, se describe el fenómeno conforme a los postulados de la teoría de circuitos, además de una estrategia de diseño para minimizar estos efectos.
Palabras Clave: Interconexiones, circuitos integrados, layout, comparador de voltaje, circuitos NMOS.
Abstract
This paper presents the undesired impact of parasitic effects caused by the laminar resistance of various materials and the parasitic capacitances due to the interconnections of electronic systems implemented in integrated circuit technologies is presented. In practice, because it is not enough to meet the design rules, the considerations to be assessed and the trade-offs that exists when interconnecting transistors and/or circuits with metal and/or polysilicon lines are shown. As a practical application, the design of a voltage comparator is presented using the facilities of a NMOS technology, 5 µm, 8.0 V, convenient for its DC analysis. The simulation results obtained with LTspice show the impact of undesired effects due to interconnections. Since they degrade the performance of the comparator, the phenomenon is described according to the postulates of circuit theory, in addition to a design strategy to minimize these effects.
Keywords: Interconnections, integrated circuits, layout, voltage comparator, NMOS circuits.
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