IMPLEMENTACIÓN HARDWARE DE UN FILTRO FIR CON ARITMÉTICA DISTRIBUIDA USANDO ARQUITECTURAS SERIE Y PARALELO (HARDWARE IMPLEMENTATION OF A DISTRIBUTED ARITHMETIC FIR FILTER USING SERIAL AND PARALLEL ARQUITECTURES)

Resumen

Resumen

En este artículo se reporta el resultado de una comparativa entre las implementaciones hardware de dos arquitecturas basadas en aritmética distribuida. Una implementación utiliza una arquitectura completamente paralela y la otra una arquitectura serie. Para ello, las implementaciones de la aritmética distribuida se aplican a un filtro FIR de cuarto orden. Las implementaciones se realizan sobre un FPGA de la familia Spartan 3E de Xilinx. La comparativa se lleva a cabo tomando en consideración la ocupación de recursos, la máxima frecuencia de operación y la cadencia de funcionamiento para los dos sistemas desarrollados.

 Palabra(s) Clave: Filtro de respuesta de impulso finito, aritmética distribuida, Implementación hardware, FPGA.

Abstract

This paper exposes a comparison between the hardware implementations of two distributed arithmetic based architectures. The first implementation uses a completely parallel architecture and the second a sequential architecture. Both implementations are applied in a fourth order FIR filter. The implementations are developed over a Xilinx Spartan 3E family FPGA.  The comparison is made taking in account resource occupation, maximum operating frequency, and the throughput of both systems.

Keywords: Finite Impulse Response Filter, Distributed Arithmetic, Hardware implementation, FPGA.